У апошнія гады з хуткім развіццём камп'ютэраў, лічбавых сетак і тэлевізійных тэхналогій попыт людзей на высакаякасныя тэлевізійныя выявы працягвае павялічвацца, і радыётэлевізійная індустрыя маёй краіны хутка развіваецца і імкліва развіваецца. Лічбавае тэлевізійнае спадарожнікавае вяшчанне, якое было запушчана чатыры гады таму, зараз сфарміравалася ў значных маштабах. Лічбавыя відэазапісы, лічбавыя спецэфекты, сістэмы нелінейнага мантажу, віртуальныя студыі, машыны лічбавага вяшчання, сеткавыя масівы цвёрдых дыскаў і рабатызаваныя лічбавыя сістэмы прайгравання паслядоўна трапляюць у станцыі відэаназірання і правінцыйныя і муніцыпальныя тэлеканалы. Стандартнае лічбавае тэлебачанне высокай выразнасці SDTV / HDTV было пералічана ў якасці асноўнага нацыянальнага навукова-даследчага праекта, а пілотная трансляцыя вялася на Цэнтральнай радыётэлевізійнай вежы. У цяперашні час інтэнсіўна прасоўваецца вытворчасць праграмы лічбавага тэлебачання ў краіне і наземнае вяшчанне лічбавага тэлебачання, і "Адзінаццатая пяцігодка" стане перыядам падрыхтоўкі да агульнай змены лічбавага тэлебачання маёй краіны і важным этапам пераходнага перыяду. сістэмы вяшчання і тэлебачання ад аналагавай да лічбавай.
Гэты дызайн распрацаваны, каб справіцца з гэтай тэндэнцыяй і задаволіць велізарны попыт рынку на аптычнае абсталяванне для перадачы лічбавых відэасігналаў ASI / SDI. Гэта абсталяванне аптычнай перадачы, якое выкарыстоўвае тэхналогію мультыплексавання з часовым дзяленнем для адначасовай перадачы двух лічбавых відэасігналаў ASI / SDI ў аптычным валакне. Гэтая канструкцыя можа закласці трывалую аснову для развіцця ў будучыні больш хуткаснага асінхроннага абсталявання для аптычнай перадачы лічбавых сігналаў.
1. План укаранення сістэмы
Паслядоўны сігнал ASI / SDI перабудоўваецца схемай выраўноўвання і пераўтворыцца ў набор дыферэнцыяльных сігналаў; затым гадзіннік у сігнале здабываецца праз схему аднаўлення гадзінніка для выкарыстання ў наступным дэкадаванні і сінхранізацыі сігналу; пасля праходжання праз ланцуг дэкадавання паслядоўны высакахуткасны сігнал пераўтвараецца ў паралельны нізкахуткасны сігнал для падрыхтоўкі да наступнага электрычнага мультыплексавання; нарэшце, асінхронны сігнал сінхранізуецца з лакальным гадзіннікам электрычнага мультыплексавання з дапамогай рэгулявання схемы FIFO, рэалізуючы тым самым лакальнае электрычнае мультыплексаванне; Затым ён перадаецца на прыёмны канец праз электрычнае / аптычнае пераўтварэнне аптычнага модуля. Пасля атрымання сігналу прыёмны канец праходзіць праз шэраг ланцугоў зваротнага пераўтварэння, каб аднавіць зыходны паслядоўны сігнал ASI / SDI для завяршэння ўсяго працэсу перадачы.
У гэтай канструкцыі тэхналогія электрычнага мультыплексавання сігналаў ASI / SDI з'яўляецца ключом да ўсёй тэхнічнай сувязі. Паколькі хуткасць сігналу ASI / SDI, неабходная для мультыплексавання магутнасці ў праекце, вельмі высокая, стандартная хуткасць дасягае 270 Мбіт / с, і гэта не гамалагічны мультыплексаванне сігналаў, складана і неэканамічна непасрэдна мультыплексаваць сігнал, і гэта трэба быць адноўлены ў першую чаргу. Гадзіннік кожнага сігналу пераўтварае высакахуткасны паслядоўны сігнал у паралельны сігнал з нізкай хуткасцю, а затым рэгулюе тактавы сігнал кожнага сігналу па мікрасхеме FIFO для дасягнення сінхранізацыі з мясцовым гадзіннікам, а затым мультыплексіруе два электрычныя сігналы праз праграмуемы мікрасхема, а потым рэалізуйце мультыплексную перадачу з дзяленнем па часе. Толькі пасля гэтай серыі працэдур апрацоўкі сігналаў можа быць рэалізаваны плаўны працэс дэмультыплексавання на прыёмным канцы, што таксама з'яўляецца галоўным тэхнічным момантам праектавання.
Акрамя таго, блакіроўка электрычнага мультыплексавання таксама з'яўляецца праблемай. Чым больш каналаў сігналу, тым вышэй хуткасць, тым складаней заблакаваць і тым вышэй тэхнічныя патрабаванні да кампаноўкі платы друкаванай платы. Гэтая праблема можа быць вырашана вельмі добра з дапамогай розных метадаў лячэння, такіх як разумнае размяшчэнне розных кампанентаў і навуковая фільтрацыя бязладзіцы.
2. Апаратная схема
У гэтай канструкцыі асноўнае выкарыстанне - найноўшы магутны і стабільны лічбавы відэачыпс ад National Semiconductor. Чып дэкадавання і паслядоўнага / паралельнага пераўтварэння - CLC011; чып кадавання і паралельнага / паслядоўнага пераўтварэння - CLC020; мікрасхема аднаўлення гадзінніка - LMH0046; адаптыўная мікрасхема для выраўноўвання кабеля - CLC014; чып CPLD - LC4256V ад LATTICE; чып FIFO - IDT72V2105 ад IDT.
Частка выраўноўвання працэсу апрацоўкі ланцуга паказана на малюнку 2. З малюнка 2 відаць, што аднаразовы ўваходны паслядоўны сігнал ASI / SDI перапрафілюецца пасля праходжання па схеме выраўноўвання і пераўтвараецца ў набор дыферэнцыяльных сігналаў, які гатовы да наступнага працэсу аднаўлення гадзін. Пасля праходжання ланцуга выраўноўвання якасць сігналу значна паляпшаецца, і сігналы ўваходнага і выхаднога сігналаў параўноўваюцца, як паказана на малюнку 3.
Малюнак 2 Ураўнаважванне часткі працэсу апрацоўкі схем
Малюнак 3 Параўнанне формы сігналу выраўноўвання
Частка аднаўлення гадзінніка ў працэсе апрацоўкі схемы паказана на малюнку 4. З малюнка 4 відаць, што рэжым працы мікрасхемы правільна ўстаноўлены, для выкарыстання мікрасхемы аднаўлення такта на месцы прадастаўляюцца 27М гадзіннік, збалансаваны высокі дыферэнцыяльны сігнал хуткасці паступае на мікрасхему, паслядоўны сігнал аднаўляецца пасля апрацоўкі мікрасхемы Тактовы сігнал у ім выкарыстоўваецца наступнай часткай дэкадавання ланцуга. У той жа час мікрасхема таксама можа падтрымліваць тактавае аднаўленне сігналаў высокай выразнасці.
Малюнак 4 Частка аднаўлення часткі працэсу апрацоўкі ланцуга
Працэс дэкадавання часткі схемы паказаны на малюнку 5. З малюнка 5 відаць, што паслядоўны гадзіннік і паслядоўныя дадзеныя, адноўленыя мікрасхемай аднаўлення тактавага рэжыму, уводзяцца ў чып дэкадавання пасля паслядоўнага / паралельнага пераўтварэння, 10-бітны выводзяцца паралельныя дадзеныя і 27M паралельных гадзіннікаў, каб падрыхтаваць гадзіннік да наступнай схемы FIFO. Часовая дыяграма сігналаў у кожным працоўным рэжыме паказана на мал. 6.
Малюнак 5 Расшыфроўка часткі працэсу апрацоўкі схем
Малюнак 6 Дыяграма сігналаў кожнага рэжыму
Частка працэсу апрацоўкі ланцуга FIFO паказана на малюнку 7. Сярод іх, гадзіннік счытвання выкарыстоўвае 27M паралельны гадзіннік, адноўлены схемай кадавання, а гадзіннік запісу - мясцовы 27M. 10-бітны паралельны сігнал, які праходзіць праз FIFO, сінхранізуецца з мясцовым гадзіннікам праз рэгуляванне, каб падрыхтавацца да наступнага ўваходу ў CPLD для электрычнага мультыплексавання. Працэдура электрычнага мультыплексавання CPLD выглядае наступным чынам, сярод якіх 2BP-S - працэдура мультыплексавання, а 2BS-P - працэдура дэмультыплексавання.
Малюнак 7 Частка працэсу апрацоўкі схем FIFO
Архітэктура СХЕМА 2BP-S ёсць
СІГНАЛ gnd: std_logic: = '0';
СІГНАЛ vcc: std_logic: = '1';
Сігнал N_25: std_logic;
Сігнал N_12: std_logic;
Сігнал N_13: std_logic;
Сігнал N_15: std_logic;
Сігнал N_16: std_logic;
Сігнал N_17: std_logic;
Сігнал N_21: std_logic;
Сігнал N_22: std_logic;
Сігнал N_23: std_logic;
Сігнал N_24: std_logic;
Пачынаць
I30: Карта порта G_D (CLK => N_25, D => N_13, Q => N_22);
I29: Карта порта G_D (CLK => N_25, D => N_16, Q => N_23);
I34: Карта порта G_OUTPUT (I => N_22, O => Q0);
I33: Карта порта G_OUTPUT (I => N_23, O => Q1);
I2: Карта порта G_INPUT (I => CLK, O => N_25);
I7: Карта порта G_INPUT (I => A, O => N_12);
I8: Карта порта G_INPUT (I => LD, O => N_21);
I6: Карта порта G_INPUT (I => B, O => N_15);
I12: Карта партоў G_2OR (A => N_17, B => N_24, Y => N_16);
I16: Карта партоў G_2AND1 (AN => N_21, B => N_22, Y => N_24);
I21: Карта партоў G_2AND (A => N_21, B => N_12, Y => N_13);
I20: Карта партоў G_2AND (A => N_21, B => N_15, Y => N_17);
Канец СХЕМАТЫЧНЫ;
Архітэктура СХЕМА 2BS-P з'яўляецца
СІГНАЛ gnd: std_logic: = '0';
СІГНАЛ vcc: std_logic: = '1';
Сігнал N_5: std_logic;
Сігнал N_1: std_logic;
Сігнал N_3: std_logic;
Сігнал N_4: std_logic;
Пачынаць
I8: Карта порта G_OUTPUT (I => N_4, O => Q0);
I1: Карта порта G_OUTPUT (I => N_5, O => Q1);
I2: Карта порта G_INPUT (I => CLK, O => N_3);
I3: Карта порта G_INPUT (I => SIN, O => N_1);
I7: Карта порта G_D (CLK => N_3, D => N_4, Q => N_5);
I4: Карта порта G_D (CLK => N_3, D => N_1, Q => N_4);
Канец СХЕМАТЫЧНЫ;
Частка кадавання працэсу апрацоўкі схемы паказана на малюнку 8. Пасля атрымання дадзеных прымальны аптычны модуль аднаўляе паралельныя дадзеныя і сінхронны гадзіннік праз праграму дэмультыплексавання CPLD, а затым аднаўляе зыходны высакахуткасны паслядоўны сігнал праз ланцуг кадавання мікрасхемы, які, нарэшце, выводзіцца прыладай перадачы пасля прывада мікрасхемы драйвера кабеля. Завяршыце ўвесь працэс перадачы. Сярод іх паслядоўнасць сігналаў часткі схемы кадавання паказана на малюнку 9.
Малюнак 8 Кодавая частка працэсу апрацоўкі схем
Малюнак 9 Дыяграма часу сігналу схемы кадавання
3. заключнае слова
У канструкцыі асінхроннага аптычнага мультыплексавання сігналу ASI / SDI сігналу ASI / SDI выкарыстоўваецца найноўшая тэхналогія электрычнага мультыплексавання / дэмультыплексавання сігналу ASI / SDI, якая дазваляе рэалізаваць перадачу двух сігналаў з часовым дзяленнем, замяніўшы папярэднюю хвалевую мультыплексацыю Шырокаканальны асінхронны рэжым перадачы сігналу значна эканоміць вытворчыя выдаткі і яшчэ больш паляпшае канкурэнтаздольнасць прадукцыі на рынку.
Наш іншы прадукт:
